Description du livre
Cette thèse présente la technologie SiGe source et drain (S/D) dans le contexte de la CMOS avancée, et aborde à la fois le traitement des dispositifs et la modélisation épitaxique.
Comme la carte routière technologique CMOS prévoit une réduction d'échelle continue des structures de transistors traditionnelles, il devient de plus en plus difficile de contrôler les effets parasites des transistors, par exemple l'effet de canal court, les résistances parasites et les capacités. L'émergence de ces problèmes a déclenché une révolution technologique, avec le passage de la conception de transistors planaires à la conception tridimensionnelle (3D) dans le nœud technologique 22 nm.
La méthode de croissance épitaxiale sélective (SEG) a été utilisée pour déposer du SiGe comme agent stressant dans les régions S/D afin d'induire une contrainte uniaxiale dans la région du canal. La thèse examine les questions d'intégration des processus dans la production de circuits intégrés et se concentre sur les paramètres clés d'une croissance épitaxiale sélective SiGe de haute qualité, avec un accent particulier sur son comportement de dépendance au motif et sur les questions clés d'intégration dans les structures de transistors 2D et 3D, l'objectif étant d'améliorer les futures applications du SiGe SEG dans les CMOS avancées.